cpu主频如何去计算
cpu主频有时候想要计算一下!该用什么方法去计算呢?下面由小编给你做出详细的cpu主频计算方法介绍!希望对你有帮助!
cpu主频计算方法一
一般的CPU频率在3GHz左右就比较好，但CPU主频不是性能定位的指标。
1、CPU的架构影响力最大，例如P4 3.0GHz的架构相比Haswell架构，性能差距很远。
2、散热器性能，散热不好，会导致CPU性能下降。
3、主板供电不足时，CPU性能也有一定影响。
cpu主频计算方法二
双核CPU主频跟其中每个单核处理器的主频是一致的，也就是说，主频的概念和含义就是每个处理器核心的时钟频率，它们之间是相同设计的，并没有叠加计算主频的情况。
CPU的核心架构在发展到多核的时候，目的主要为了多任务的并行处理更快捷方便，因为老的单核流水线形式已经无法满足日渐增长的多任务需求，而每个核心的频率又无法继续大幅度增加
所以通过多个核心并存并行的方式进行。这里的并行不是对一个任务分解为小任务单元后同时计算运行，而是每个处理器核心对应一个不同的任务，各自之间几乎独立同时进行，互不干扰运算。
当然，多核并行的执行还要取决于程序支持多核运算。但无论怎样，整个CPU的主频就是其中每个单核心的主频。不存在其他的计算方式。
cpu主频计算方法三
外频X倍频=主频 外频也叫CPU前端总线频率或基频，计量单位为“MHz“。CPU的主频与外频有一定的比例(倍频)关系，由于内存和设置在主板上的L2Cache的工作频率与CPU外频同步，所以使用外频高的CPU组装电脑，其整体性能比使用相同主频但外频低一级的CPU要高。这项参数关系古巴使用 主板的选择。
倍频 系数是CPU主频和外频之间的比例关系，一般为：主频=外频*倍频。IIntel公司所有CPU(少数测试产品例外)的倍频 通常已被锁定(锁频)，用户无法用调整倍频的方法来调整CPU的主频，但仍然可以通过调整外频为设置不同的主频。ADM和其它公司的CPU未锁频。
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cpu处理技术
在解释超流水线与超标量前，先了解流水线(Pipeline)。流水线是Intel首次在486芯片中开始使用的。流水线的工作方式就象工业生产上的装配流水线。在CPU中由5-6个不同功能的电路单元组成一条指令处理流水线，然后将一条X86指令分成5-6步后再由这些电路单元分别执行，这样就能实现在一个CPU时钟周期完成一条指令，因此提高CPU的运算速度。经典奔腾每条整数流水线都分为四级流水，即指令预取、译码、执行、写回结果，浮点流水又分为八级流水。超标量是通过内置多条流水线来同时执行多个处理器，其实质是以空间换取时间。而超流水线是通过细化流水、提高主频，使得在一个机器周期内完成一个甚至多个操作，其实质是以空间换取时间。例如Pentium 4的流水线就长达20级。将流水线设计的步(级)越长，其完成一条指令的速度越快，因此才能适应工作主频更高的CPU。但是流水线过长也带来了一定副作用，很可能会出现主频较高的CPU实际运算速度较低的现象，Intel的奔腾4就出现了这种情况，虽然它的主频可以高达1.4G以上，但其运算性能却远远比不上AMD 1.2G的速龙甚至奔腾III-s。
CPU封装是采用特定的材料将CPU芯片或CPU模块固化在其中以防损坏的保护措施，一般必须在封装后CPU才能交付用户使用。CPU的封装方式取决于CPU安装形式和器件集成设计，从大的分类来看通常采用Socket插座进行安装的CPU使用PGA(栅格阵列)方式封装，而采用Slot x槽安装的CPU则全部采用SEC(单边接插盒)的形式封装。还有PLGA(Plastic Land Grid Array)、OLGA(Organic Land Grid Array)等封装技术。由于市场竞争日益激烈，CPU封装技术的发展方向以节约成本为主。
多线程
同时多线程Simultaneous Multithreading，简称SMT。SMT可通过复制处理器上的结构状态，让同一个处理器上的多个线程同步执行并共享处理器的执行资源，可最大限度地实现宽发射、乱序的超标量处理，提高处理器运算部件的利用率，缓和由于数据相关或Cache未命中带来的访问内存延时。当没有多个线程可用时，SMT处理器几乎和传统的宽发射超标量处理器一样。SMT最具吸引力的是只需小规模改变处理器核心的设计，几乎不用增加额外的成本就可以显著地提升效能。多线程技术则可以为高速的运算核心准备更多的待处理数据，减少运算核心的闲置时间。这对于桌面低端系统来说无疑十分具有吸引力。Intel从3.06GHz Pentium 4开始，部分处理器将支持SMT技术。
多核心
多核心，也指单芯片多处理器(Chip Multiprocessors，简称CMP)。CMP是由美国斯坦福大学提出的，其思想是将大规模并行处理器中的SMP(对称多处理器)集成到同一芯片内，各个处理器并行执行不同的进程。这种依靠多个CPU同时并行地运行程序是实现超高速计算的一个重要方向，称为并行处理。与CMP比较，SMP处理器结构的灵活性比较突出。但是，当半导体工艺进入0.18微米以后，线延时已经超过了门延迟，要求微处理器的设计通过划分许多规模更小、局部性更好的基本单元结构来进行。相比之下，由于CMP结构已经被划分成多个处理器核来设计，每个核都比较简单，有利于优化设计，因此更有发展前途。IBM 的Power 4芯片和Sun的MAJC5200芯片都采用了CMP结构。多核处理器可以在处理器内部共享缓存，提高缓存利用率，同时简化多处理器系统设计的复杂度。但这并不是说明，核心越多，性能越高，比如说16核的CPU就没有8核的CPU运算速度快，因为核心太多，而不能合理进行分配，所以导致运算速度减慢。在买电脑时请酌情选择。2005年下半年，Intel和AMD的新型处理器也将融入CMP结构。新安腾处理器开发代码为Montecito，采用双核心设计，拥有最少18MB片内缓存，采取90nm工艺制造。它的每个单独的核心都拥有独立的L1，L2和L3 cache，包含大约10亿支晶体管。
SMP
SMP(Symmetric Multi-Processing)，对称多处理结构的简称，是指在一个计算机上汇集了一组处理器(多CPU)，各CPU之间共享内存子系统以及总线结构。在这种技术的支持下，一个服务器系统可以同时运行多个处理器，并共享内存和其他的主机资源。像双至强，也就是所说的二路，这是在对称处理器系统中最常见的一种(至强MP可以支持到四路，AMD Opteron可以支持1-8路)。也有少数是16路的。但是一般来讲，SMP结构的机器可扩展性较差，很难做到100个以上多处理器，常规的一般是8个到16个，不过这对于多数的用户来说已经够用了。在高性能服务器和工作站级主板架构中最为常见，像UNIX服务器可支持最多256个CPU的系统。
构建一套SMP系统的必要条件是：支持SMP的硬件包括主板和CPU;支持SMP的系统平台，再就是支持SMP的应用软件。为了能够使得SMP系统发挥高效的性能，操作系统必须支持SMP系统，如WINNT、LINUX、以及UNIX等等32位操作系统。即能够进行多任务和多线程处理。多任务是指操作系统能够在同一时间让不同的CPU完成不同的任务;多线程是指操作系统能够使得不同的CPU并行的完成同一个任务。
要组建SMP系统，对所选的CPU有很高的要求，首先、CPU内部必须内置APIC(Advanced Programmable Interrupt Controllers)单元。Intel 多处理规范的核心就是高级可编程中断控制器(Advanced Programmable Interrupt Controllers–APICs)的使用;再次，相同的产品型号，同样类型的CPU核心，完全相同的运行频率;最后，尽可能保持相同的产品序列编号，因为两个生产批次的CPU作为双处理器运行的时候，有可能会发生一颗CPU负担过高，而另一颗负担很少的情况，无法发挥最大性能，更糟糕的是可能导致死机。
NUMA技术
NUMA即非一致访问分布共享存储技术，它是由若干通过高速专用网络连接起来的独立节点构成的系统，各个节点可以是单个的CPU或是SMP系统。在NUMA中，Cache 的一致性有多种解决方案，一般采用硬件技术实现对cache的一致性维护，通常需要操作系统针对NUMA访存不一致的特性(本地内存和远端内存访存延迟和带宽的不同)进行特殊优化以提高效率，或采用特殊软件编程方法提高效率。NUMA系统的例子。这里有3个SMP模块用高速专用网络联起来，组成一个节点，每个节点可以有12个CPU。像Sequent的系统最多可以达到64个CPU甚至256个CPU。显然，这是在SMP的基础上，再用NUMA的技术加以扩展，是这两种技术的结合。
乱序执行
乱序执行(out-of-orderexecution)，是指CPU允许将多条指令不按程序规定的顺序分开发送给各相应电路单元处理的技术。这样将根据个电路单元的状态和各指令能否提前执行的具体情况分析后，将能提前执行的指令立即发送给相应电路单元执行，在这期间不按规定顺序执行指令，然后由重新排列单元将各执行单元结果按指令顺序重新排列。采用乱序执行技术的目的是为了使CPU内部电路满负荷运转并相应提高了CPU的运行程序的速度。
分枝技术
(branch)指令进行运算时需要等待结果，一般无条件分枝只需要按指令顺序执行，而条件分枝必须根据处理后的结果，再决定是否按原先顺序进行。
控制器
许多应用程序拥有更为复杂的读取模式(几乎是随机地，特别是当cache hit不可预测的时候)，并且没有有效地利用带宽。典型的这类应用程序就是业务处理软件，即使拥有如乱序执行(out of order execution)这样的CPU特性，也会受内存延迟的限制。这样CPU必须得等到运算所需数据被除数装载完成才能执行指令(无论这些数据来自CPU cache还是主内存系统)。当前低段系统的内存延迟大约是120-150ns，而CPU速度则达到了4GHz以上，一次单独的内存请求可能会浪费200-300次CPU循环。即使在缓存命中率(cache hit rate)达到99.9%的情况下，CPU也可能会花50%的时间来等待内存请求的结束-比如因为内存延迟的缘故。
在处理器内部整合内存控制器，使得北桥芯片将变得不那么重要，改变了处理器访问主存的方式，有助于提高带宽、降低内存延时和提升处理器性制造工艺：Intel的I5可以达到28纳米，在将来的CPU制造工艺可以达到22纳米。